CPLD

複数の論理ブロックを組み合わせた構造を持つ。

CPLDの類似品にFPGAがあるが、それよりも遅延時間予測が容易という利点があるが、回路の設計によってはゲートの使用効率が悪くなる。

開発にはコンピューターツールを利用し、VHDLなどで書かれたものをコンパイルして出力する。

シミュレーターやデバッガーが使え、実機が無くても(同時に)開発できるというメリットがある。